Ｖｅｒｉｌｏｇ　ＨＤＬやＶＨＤＬによる設計はもはや日常となり、ＨＤＬに代わると言われるＣ言語ベースの設計例も報告されるようになってきました。本書の初版もＶｅｒｉｌｏｇ　ＨＤＬによる設計のための入門書として多くの読者に支持されてきました。本書の内容は、Ｖｅｒｉｌｏｇ　ＨＤＬによる設計のれい明期に著者が会得した内容を整理し、１冊にまとめたものです。著者の主な業務が、設計から（広義の）コンサルティングに変わり、多くの設計事例や記述例を見るに至り、本書の内容にひとりよがりで思い込みの部分が少なからず目に付いてきました。そこで、半導体理工学研究センター（ＳＴＡＲＣ）が策定した「設計スタイルガイド」に準拠して、本書の記述例や解説を見直しました。
もくじ情報：第１部　入門編（やさしいＶｅｒｉｌｏｇ　ＨＤＬ記述入門；もう少し進んだＶｅｒｉｌｏｇ　ＨＤＬ記述）；第２部　回路記述編（文法概略と基本記述スタイル；組み合わせ回路のＨＤＬ記述；順序回路のＨＤＬ記述）；第３部　シミュレーション＆応用編（シミュレーション・モデル；シミュレーション記述；電子錠の拡張；Ｖｅｒｉｌｏｇ　ＨＤＬ文法概要；Ｖｅｒｉｌｏｇ－２００１）

小林　優(コバヤシ　マサル)
１９８１年山梨大学工学部電子工学科卒業。１９８１年カシオ計算機入社。時計ＬＳＩ開発、画像処理研究開発を経て、ＷｉｎｄｏｗｓＣＥマシンやＰＨＳの開発に関わる。１９９６年（株）エッチ・ディー・ラボ設立に参加。各種セミナの企画、開発、講師、ｅラーニング・システム「ＨＤＬ　Ｅｎｄｅａｖｏｒ」シリーズの開発などに従事。１９９１年末からＶｅｒｉｌｏｇ　ＨＤＬに関わるが、いきなり画像処理チップ開発に利用して失敗。しかし、開発過程で得た数多くの経験をその後の業務に生かすことができ、会社設立の原動力にもなった（本データはこの書籍が刊行された当時に掲載されていたものです）