内容紹介：ＳｙｓｔｅｍＶｅｒｉｌｏｇによる回路設計を実践的に解説ＳｙｓｔｅｍＶｅｒｉｌｏｇによるＦＰＧＡ／ＡＳＩＣ　設計方法を解説する入門書です。ＳｙｓｔｅｍＶｅｒｉｌｏｇは、はデジタル回路設計のデファクトスタンダードであるＶｅｒｉｌｏｇ　ＨＤＬを拡張した言語で、検証に関する機能が強化されています。Ｖｅｒｉｌｏｇ　ＨＤＬは、ライバルであるＶＨＤＬに比べて比較的書きやすい言語といわれています。本書は、若い技術者や学生向けに最近のＳｙｓｔｅｍＶｅｒｉｌｏｇによるデジタル回路設計を解説するものです。ＦＰＧＡへの実装やデジタル回路自体の基礎からＳｙｓｔｅｍＶｅｒｉｌｏｇによるＲＩＳＣ　Ｖ（リスク　ファイブ）設計、Ｖｅｒｉｌｏｇ　ＨＤＬと比較しての注意点など、実践的な内容を解説しています。
ＨＤＬは、高い抽象度でハードウェアの動作を記述することを目的に開発されました。本書は、順序同期回路をＳｙｓｔｅｍＶｅｒｉｌｏｇで記述しＬＳＩやＦＰＧＡに実装したい設計者向けに、設計事例をもとに解説しています。
もくじ情報：第１章　ＳｙｓｔｅｍＶｅｒｉｌｏｇとは；第２章　ＦＰＧＡへの実装入門；第３章　ディジタル回路入門；第４章　ＳｙｓｔｅｍＶｅｒｉｌｏｇによる順序回路；第５章　ＳｙｓｔｅｍＶｅｒｉｌｏｇによるプロセッサの設計と実装；第６章　ＳｙｓｔｅｍＶｅｒｉｌｏｇによるＡＳＩＣ設計；第７章　ＳｙｓｔｅｍＶｅｒｉｌｏｇとＶｅｒｉｌｏｇ　ＨＤＬの対比と記述の罠

小林　和淑(コバヤシ　カズトシ)
京都工芸繊維大学電気電子工学系教授。博士（工学）（京都大学）